ПЛИС Xilinx семейства Virtex™
Категория реферата: Рефераты по радиоэлектронике
Теги реферата: реферат на тему личность, банк курсовых работ бесплатно
Добавил(а) на сайт: Аникий.
Предыдущая страница реферата | 3 4 5 6 7 8 9 10 11 12 13 | Следующая страница реферата
- контакт DONE;
- контакты порта периферийного сканирования (TDI, ТОО,
TMS, ТСК).
В зависимости от выбранного режима конфигурирования контакт CCLK может быть либо источником сигнала синхронизации, либо наоборот — приемником сигнала от внешнего генератора синхросигналов.
6.1. Режимы конфигурирования
Virtex поддерживает следующие четыре режима конфигурирования:
— подчиненный последовательный режим (Slave-serial);
— ведущий последовательный режим (Master-serial);
— режим SelectMap;
— режим периферийного сканирования (Boundary Scan — JTAG).
Комбинация кодов на специальных входных контактах (М2, Ml, М0) позволяет выбрать один из режимов конфигурирования, при этом четыре из восьми кодов соответствуют «подтянутому» (pull-up) состоянию входов блоков ввода-вывода до начала процедуры конфигурирования, и еще четыре комбинации состоянию неопределенного потенциала блоков ввода-вывода. Соответствие этих кодов необходимому режиму приведено в Табл. 9.
Таблица 9. Конфигурационные коды.
|Режим |М2 |М1 |М0 |CCLK |Разрядност|Последовательны|Контакты |
| | | | | |ь данных |й выход DOUT |«подтянуты|
| | | | | | | |» |
|Master-seria|0 |0 |0 |Выход |1 |Есть |Нет |
|l | | | | | | | |
|Boundary-sca|1 |0 |1 | |1 |Нет |Нет |
|n | | | | | | | |
|SelectMAP |1 |1 |0 |Вход |8 |Нет |Нет |
|Slave-serial|1 |1 |1 |Вход |1 |Есть |Нет |
|Master-seria|1 |0 |0 |Выход |1 |Есть |Да |
|l | | | | | | | |
|Boundary-sca|0 |0 |1 | |1 |Нет |Да |
|n | | | | | | | |
|SelectMAP |0 |1 |0 |Вход |8 |Нет |Да |
|Slave-serial|0 |1 |1 |Вход |1 |Есть |Да |
Конфигурирование микросхемы FPGA через порт периферийного сканирования
доступно всегда, независимо от значения этого кода. Задание кода отключает
другие режимы. Все три контакта режима конфигурирования имеют внутренние
«подтягивающие» резисторы и по умолчанию задают, таким образом, состояния
высокого логического уровня, если отсутствуют внешние подключения.
6.1.1. Подчиненный последовательный резким
В этом режиме FPGA принимает конфигурационные данные в последовательной форме от последовательного ПЗУ или от другого источника последовательных конфигурационных данных.
Данные последовательного битового потока (bitstream) должны быть установлены на входе DIN незадолго до появления нарастающего фронта сигнала, генерируемого внешним источником и подаваемого на вход CCLK.
Несколько микросхем FPGA могут быть соединены в цепочку для
конфигурирования от единого внешнего источника конфигурационных данных.
После того как одна из микросхем сконфигурирована, данные для следующей
появляются на выходе DOUT. Изменение данных на выходе DOUT происходит после
нарастающего фронта сигнала на входе CCLK.
Процесс стробирования данных, подаваемых на вход DIN по нарастающему фронту CCLK, отличается от аналогичного процесса в старых семействах микросхем FPGA, но это не приводит к возникновению проблем для смешанных конфигурационных цепочек. Такое изменение сделано для увеличения скоростей последовательного конфигурирования цепочек FPGA, состоящих только из микросхем Virtex.
На Рис. 12 изображена полная схема, совмещающая подчиненные режимы и ведущий режим. FPGA Virtex, конфигурируемые в подчиненном режиме, должны быть подключены так же, как устройство, изображенное третьим слева.
Подчиненный последовательный режим выбирается заданием кода на входах режима конфигурирования (М2, Ml, М0). Внутренние высокоомные резисторы на режимных контактах «подтягивают» данные входы в состояние высокого логического уровня и, таким образом, задают этот режим по умолчанию, если выходы не имеют внешних подключений. На Рис. 13 изображена временная диаграмма для данного режима.
[pic]
[pic]
В Табл. 10 содержится более подробная информация для величин, приведенных на Рис. 13. Для FPGA, соединенных в цепочку, процесс конфигурирования должен быть задержан до тех пор, пока на контактах [pic] всех микросхем цепочки не появится высокий логический уровень.
Таблица 10. Параметры сигналов подчиненного и ведущего режимов
Рекомендуем скачать другие рефераты по теме: оформление доклада, реферат китай курсовые работы, реферат по физкультуре.
Предыдущая страница реферата | 3 4 5 6 7 8 9 10 11 12 13 | Следующая страница реферата