ТРИГГЕРЫ

1. Общие сведения
Устройство, имеющее два устойчивых состояния, называют триггером. Он имеет два выхода, один из них называют прямым, а другой — инверсным. Потенциалы на них взаимно инвертированы: лог. 1 на одном выходе соответствует лог. 0 на другом. С приходом переключающих (запускающих) сигналов переход триггера из одного состояния в другое происходит лавинообразно, и потенциалы на выходах меняются на противоположные.
В интервале между переключающими сигналами состояние триггера не меняется, т. е. триггер "запоминает" поступление сигналов, отражая это величиной потенциала на выходе. Это дает возможность использовать его как элемент памяти.
При лавинообразных переключениях на выходе триггера формируются прямоугольные импульсы с крутыми фронтами. Это позволяет использовать триггер для формирования прямоугольных импульсов из напряжения другой формы
(например, из синусоидального).
При двух последовательных переключениях триггера на выходе формируется один импульс, т.е. триггер можно использовать как делитель частоты переключающих сигналов с коэффициентом, равным двум.
Триггеры можно разделить на не тактируемые и тактируемые. Не тактируемый
(асинхронный) триггер может менять свое состояние

Рис.1

переключающими сигналами в любое время. Тактируемый (синхронный) триггер переключается синхронно с поступлением специального тактирующего импульса.
Эти и другие типы триггеров, показанные в таблице классификации, подробно рассмотрены далее.
Промышленность выпускает разнообразные типы триггеров в интегральном исполнении. Кроме того, они могут быть выполнены на цифровых интегральных микросхемах, операционных усилителях и на транзисторах. Рис.1.

2. Не тактируемые триггеры
На выходе элемента И-НЕ (ИЛИ-НЕ) имеется инвертор (усилитель). В структуре из двух таких элементов можно обеспечить положительную обратную связь, если вход одного элемента соединить с выходом другого, и баланс амплитуд. Такой структурой является RS-триггер. Он имеет два выхода: прямой ([pic]) и инверсный ([pic]) и два входа: S — установки прямого выхода в 1 (говорят:
"установки триггера в 1") и R — установки триггера в 0. Такой триггер является асинхронным RS-триггером. Он применяется самостоятельно, а также в качестве запоминающей ячейки входит в состав более сложных интегральных триггеров.

2.1. Структуры триггеров
[pic]

RS-триггер на элементах ИЛИ-НЕ (рис. 2,а).

Прежде всего рассмотрим воздействие на такой триггер комбинаций сигналов S=1, R=1 и S=0,

R=0. Сочетание S=1, R=1 является запрещенным, так как при нем на обоих выходах триггера устанавливаются логические 0 и после снятия входных сигналов состояние его непредсказуемо.
Для элемента ИЛИ-НЕ логический 0 является пассивным сигналом: с его поступлением на вход состояние выхода элемента не изменяется. Поэтому появление комбинации S=0, R=0 не изменяет состояния триггера.
Логическая 1 для элемента ИЛИ-НЕ является активным сигналом: наличие ее на входе элемента однозначно определяет на его выходе логический 0 вне зависимости от сигнала на другом входе. Отсюда следует, что переключающим сигналом для рассматриваемого триггера является логическая 1, а также то, что вход S (установки триггера в состояние Q=1) должен быть связан с элементом, выход которого принят за [pic].
Из сказанного ясно, что для переключения триггера в состояние Q=1 на его входы следует подать комбинацию S=1, R=0, а для переключения в состояние
Q=0 — комбинацию S=0,R=1.
Пусть триггер (рис. 2,а) находится в состоянии 0 (Q=0, [pic]=1), а на входах действуют сигналы S=0, R=0. Для его переключения в состояние Q=1 подадим на входы комбинацию о S=1, R=0. Тогда на выходе элемента Э2 установится логический 0, на входах элемента Э1 будут одновременно присутствовать, логические 0, и на выходе Q установится логическая 1 — триггер переключается в новое состояние (Q=1, [pic]=0). Для его переключения из этого состояния на входы должна поступить комбинация S=0,
R=1. После этого на выходе Q будет логический 0, на входах элемента Э2 одновременно окажутся логические 0 и его выход примет потенциал, соответствующий [pic]=1, —триггер переключается в состояние Q=0, [pic]=1.
[pic]

Рис.3.
Из изложенного следует, что время переключения триггера (tпер) равно удвоенному времени переключения логического элемента (удвоенному времени задержки — 2tз). Часто, предусматривая запас, принимают tпер=3tз. Для надежного переключения триггера длительность входного переключающего сигнала не должна быть меньше tпер. Условное изображение RS-триггера приведено на рис. 2,б. На рис.3 приведена идеализированная временная диаграмма RS-триггера, на которой время переключения триггера принято равным нулю. Предполагается, что до момента t1 S=0, R=0, а триггер находится в состоянии Q=0. В момент t1 комбинация S=1, R=0 переключает триггер в состояние Q=1. При t=t2 на входах устанавливается сочетание S=0,
R=0, при котором состояние триггера сохраняется прежним. Комбинация S=1,
R=0, появляющаяся в момент t3, и комбинация S=0, R=0 в момент t4 никаких изменений не вносят, по-прежнему Q=1. Только в момент t5 сочетание S=0, R=1 вызывает переключение триггера в состояние Q=0. Вслед за этим изменение логической переменной на входе R состояния триггера не меняет. Новое переключение происходит в момент t6 при поступлении на входы комбинации
S=1, R=0. Заметим, что запрещенное сочетание сигналов S=1, R=1 на диаграмме отсутствует.
[pic]

Рис.4.

RS -триггер на элементах И-НЕ (рис. 4,а). Для элемента И-НЕ активным сигналом является логический 0: наличие его хотя бы на одном входе обусловливает на выходе логическую 1 независимо от сигналов на других входах. Логическая 1 для такого элемента является пассивным сигналом: с ее поступлением на вход состояние выхода элемента не изменяется. В силу сказанного триггер на элементах И-НЕ переключается логическим 0. На условном изображении такого триггера (рис. 4,б) это отражают инверсными входами.
Нетрудно понять, что для данного триггера комбинация входных сигналов S=0,
R=0 является запрещенной, а комбинация S=1, R=1 не меняет его предыдущего состояния.
3 Тактируемые триггеры
На входы логического элемента или устройства сигналы не всегда поступают одновременно, так как перед этим они могут проходить через разное число элементов, не обладающих к тому же одинаковой задержкой. Это явление описывают как состязания или гонки сигналов. В результате в течение некоторого времени на входах создается непредвиденная ситуация: новые значения одних сигналов сочетаются с предыдущими значениями других, что может привести к ложному срабатыванию элемента (устройства). Последствия гонок можно устранить временным стробированием, когда на элемент, кроме информационных сигналов, подаются тактирующие (синхронизирующие) импульсы, к моменту прихода которых информационные сигналы заведомо успевают установиться на входах.
Тактируемый триггер, кроме информационных входов, имеет синхронизирующий
(тактирующий, тактовый) вход; сигналы на информационных входах воздействуют на такой триггер только с поступлением сигнала на синхронизирующий вход.

3.1. Структуры триггеров
[pic]

Рис.5.

Тактируемый RS-триггер (рис.5,а). Схема такого триггера (собранного на элементах ИЛИ-НЕ) содержит асинхронный RS-триггер T1 и два конъюнктура входной логики. Последние передают переключающую логическую 1 с информационного S- или R-входа на соответствующие входы Т1 только при наличии на синхронизирующем входе С логической 1. При С=0 информация с S- и
R-входов на триггер Т1 не передается.
Рассматриваемый триггер может быть выполнен и на запоминающей ячейке, реализованной на элементах И-НЕ.
Условное изображение тактируемого триггера приведено на рис. 5,б. В тексте тактируемый RS-триггер сокращенно обозначают как RSC-триггер.
Синхронизирующие входы триггера могут быть статическими и динамическими.
Статический вход не теряет своего управляющего действия, пока на нем присутствует тактовый (синхро) импульс. Такие входы имеет триггер, изображенный на рис. 5,а. В присутствии тактового импульса эти триггеры будут менять свое состояние при каждой смене комбинаций логических потенциалов на входах S и R. Динамический синхровход воздействует на состояние выходов триггера в момент своего появления (передним фронтом) или окончания (задним фронтом).
[pic]

Рис.6.

Двухступенчатый тактируемый RS-триггер (рис.6,а). Каждая ступень такого триггера представляет собой тактируемый RS-триггер. При появлении на входе С логической 1 триггер Т1 воспринимает информацию на входах S и R, определяющую его состояние. В это время на С-входе триггера Т2 за счет инвертора — логический 0, и информация с выходов Т1 не воздействует на Т2.
В момент окончания действия логической 1 на входе С (С=0) на выходе инвертора появляется логическая 1, разрешающая перезапись в Т2 информации из Т1. Таким образом, в первую ступень информация с входов S и R записывается с поступлением тактового импульса, т. е. по его переднему фронту; состояние первой ступени передается второй с окончанием тактового импульса, т. е. по его срезу. По этому внешнему проявлению тактирующего импульса C-вход описанного триггера можно рассматривать как динамический.
Условное изображение двухступенчатого RS-триггера, в котором переключение выходов второй ступени триггера происходит перепадом входного сигнала из 1 в 0 (перепадом 1 / 0), приведено на рис.6,б. Условное изображение триггера с C-входом, переключающим триггер перепадом 0/1, приведено на рис. 6, в.
Тактируемый (синхронный) триггер обычно имеет дополнительные асинхронные входы, но которым он вне зависимости от сигнала на тактовом входе переключается в состояние 1 (по входу S) или в 0 (по входу R). Такие входы называют не тактируемыми или асинхронными. Логические потенциалы на них воздействуют на запоминающие ячейки триггера непосредственно (для чего эти ячейки триггера выполнены на трехвходовых элементах), минуя входную логику.
Условное изображение двухступенчатого триггера с инверсными асинхронными входами приведено на рис. 7.

[pic]

Рис.8.
[pic]

Рис.7.
D -триггер (триггер задержки) – рис. 8 . D-триггер имеет один информационный D-вход и тактовый С-вход. Он состоит из синхронного RSC- триггера, дополненного инвертором. При С=1 потенциал D-входа передается на
S-вход триггера T1 (S=D), а на входе R устанавливается потенциал R=[pic]: сигналы на входах оказываются взаимно инвертированными. Это приводит к тому, что любой сигнал на входе D создает на S- и R-входах комбинацию (S=1,
R=0 или S=0, R=1), способную переключить триггер в состояние Q=S=D. Таким образом, при С=1 D-триггер является повторителем: на выходе Q повторяется потенциал входа D. Однако это повторение начинается только с поступлением тактового импульса на вход С, т. е. с задержкой относительно сменившегося потенциала на D-входе. При С=0 триггер Т1 и D-вход разобщены, поэтому S=0 и триггер хранит информацию, поступившую с D-входа при С = 1. Так как в D - триггере информация поступает по одной линии – на D-вход, то явление гонок не проявляется. Поэтому в быстродействующих цифровых устройствах используют
D-триггеры.
[pic]

Рис.9.

На рис.9 приведены временные диаграммы D-триггера.

Выход Q повторяет состояние D-входа с поступлением очередного тактового импульса на вход С, т. е. с задержкой.

D-триггер можно выполнить двухступенчатым. При этом его первая ступень представляет собой одноступенчатый D-триггер, а вторая может быть синхронным RSC-триггером (рис. 10,а). Состояние D-входа передается первой ступени с приходом тактового импульса, т. е. по его переднему фронту; вторая ступень (триггер в целом) принимает состояние первой с окончанием тактового импульса, т. е. по его заднему фронту. Условное изображение двухтактного D-триггера, переключающегося перепадом 1/ 0 приведено на рис.
10,б.

JK - триггер. Такой триггер имеет информационные входы J и К, которые по своему влиянию аналогичны входам S и R тактируемого RSС-триггера: при
J=1, K=0 триггер по тактовому импульсу устанавливается в состояние Q=1; при
J= 0, К=1– переключается в состояние Q=0, а при J = K= 0 – хранит ранее принятую информацию. Но в отличие от RSС-триггера одновременное присутствие логических 1 на информационных входах не является для JK-триггера запрещенной комбинацией.

Поделитесь этой записью или добавьте в закладки