Предыдущая страница реферата | 1  2  3  4  5  6  7  8 | Следующая страница реферата

01 – освобождён регистр буфера;

00 – изменилось состояние модема.

Более подробная информация о приоритетах прерываний, условиях появления и условии сброса состояния прерывания приведена ниже в таблице
1.3

Информация о ждущем прерывании Таблица
1.3
|I Type|Приорит|Тип |Условие появления |Условия сброса |
| |ет | | | |
|11 |1 |Состояние линии |Ошибка переполнения, |Операция чтения|
| | |приёмника |чётности, посылки или|LSR |
| | | |пауза | |
|10 |2 |Доступность |Доступность |Операция чтения|
| | |принимаемых |принимаемых данных |RBR |
| | |данных | | |
|01 |3 |Освобождение |Освобождение THR |Операция чтения|
| | |регистра буфера | |IIR или запись |
| | |передатчика | |в THR |
|00 |4 |Состояние модема |Clear To Send, Data |Операция чтения|
| | | |Set Ready, Ring |MSR |
| | | |Indicator или Data | |
| | | |Carrier Detect | |

Бит II является индикатором ждущего прерывания:

0 – контроллер последовательного интерфейса хранит прерывание;

1 – нет прерываний, ожидающих обработки

Биты 7 – 3 регистра не используются и должны принимать значение 0.

Регистр управления линией (LCR). Регистр имеет адрес 3 относительно базового адреса контроллера. Этот регистр доступен по чтению и по записи.

Значение данного регистра определяет формат передаваемых данных в линию передачи данных контроллером последовательного интерфейса. Описание битов регистра приводятся далее.
|7 |6 |5 |4 |3 |2 |1 |0 |
|DLAB |SB |SP |EPS |PA |NSB |WLS |

DLAB управляет доступом к регистрам буфера делителя. Если бит равен
1, операция чтение и запись по адресам – и1 относительно базового адреса выполняются с регистрами буфера делителя программируемого генератора. Для доступа к регистрам RBR, THR и IER бит должен иметь нулевое значение.

SB устанавливает состояние «пауза», когда равен 1. В этом остоянии на выходе контроллера последовательного интерфейса устанавливается значение 0, которое не может быть изменино никакими другими действиями, кроме как переустановка бита в 0.

SP управляет установкой режима неизменимого бита контроля чётности.
Значение бита 1 задаёт режим, а значение 0 – отменяет. При установки бита
SP в 1 должен устанавливаться в 1 и бит PA, е.е. эти два бита связаны.
Когда значение бита EPS равно 0, посылается и контролируется значение бита контроля чётности, равное 1 (Mark Parity). При единичном значении бита EPS посылается и контролируется значение бита контроля чётности, равное 0
(Space Parity).

EPS задаёт выбор режима контроля чётности. Если бит устанговлен в 0 и бит
PA установлен в 1, генерируется и проверяется чётное количество единичных битов символа посылки и бита контроля чётности. Если бит установлен в 1 и бит PA установлен в 1, генерируется и проверяется нечётное количество единичных битов символа посылки и бита контроля чётности.

PA является битом разрешения контроля чётности. Если бит установлен в 1, то генерируется бит контроля четности между последним битом передаваемого символа и стоп-битом.

NSB определят количество стоп-битов в каждом символе, передаваемом контроллером последовательного интерфейса, и связан с длинной слова обмена
(биты WLS). Если этот бит установлен в 0, то генерируется и проверяется один стоп-бит при любой длине слова обмена. Если этот бит установлен в 1, то при длине слова обмена в 5 бит генерируется и проверяется 1.5 стоп-бита, а при любой другой длине слова обмена генерируется и проверяется 2 стоп- бита[2].

Биты WLS определяют длину слова обмена:

00 – 5 битов;

01 – 6 битов;

10 – 7 битов;

11 – 8 битов.

Регистр управления модемом (MCR). Регистр управления модемом имеет адрес 4 относительно базового адреса контроллера. Этот регистр доступен по чтению и записи. С помощью регистра можно управлять работой модема.
|7 |6 |5 |4 |3 |2 |1 |0 |
|0 |0 |0 |LB |Out2 |Out1 |RTS |DTR |

LB задаёт режим «шлейфа» (Loopback) для диагностических целей. При единичной значении этого бита происходит следующее:

. Выход передатчика (SOUT) устанавливается в активное состоние;

. Вход приёмника (SIN) отсоединяется;

Рекомендуем скачать другие рефераты по теме: онегин сочинение, растения реферат, quality assurance design patterns системный анализ.



Предыдущая страница реферата | 1  2  3  4  5  6  7  8 | Следующая страница реферата

Поделитесь этой записью или добавьте в закладки